Cadence軟件產品介紹

Cadence公司是一家eda軟件公司。成立于1988年。
其主要產品線從上層的系統(tǒng)級設計到邏輯綜合到低層的布局布線，
還包括封裝、電路版pcb設計等等多個方向。下面主要介紹其產品線的范圍。
1、板級電路設計系統(tǒng)。
包括原理圖輸入、生成、仿真數(shù)字/混合電路仿真，fpga設計，pcb編輯和自動布局布線mcm電路設計、高速pcb版圖的設計仿真等等。包括：
A、Concept HDL原理圖設計輸入工具，有for NT和for Unix的產品。
B、Check Plus HDL原理圖設計規(guī)則檢查工具。（NT & Unix）
C、SPECTRA Quest Engineer PCB版圖布局規(guī)劃工具（NT & Unix）
D、Allegro　Expert專家級PCB版圖編輯工具�。∟T & Unix)
E、SPECTRA Expert AutoRouter 專家級pcb自動布線工具
F、SigNoise信噪分析工具
G、EMControl 電磁兼容性檢查工具
H、Synplify FPGA / CPLD綜合工具
I、HDL Analyst HDL分析器
J、Advanced Package Designer先進的MCM封裝設計工具
2、Alta系統(tǒng)級無線設計
這一塊的產品主要是應用于網絡方面的，我個人以為。尤其是它包括有一套的gsm模型，很容易搞cdma等等之類的東西的開發(fā)。
但是我覺得做信號處理和圖象處理也可以用它，因為它里面內的spw太牛了，至少是看起來是，spw最牛的地方就是和hds的接口，和matlab的接口。matlab里面的很多模型可以直接調入spw，然后用hds生成c語言仿真代碼或者是hdl語言仿真代碼。（這我沒有l(wèi)icense，沒有試過，看openbook上說的）。也就是說，要是簡單行事的話，就可以直接用matlab做個模型，然后就做到版圖了，呵呵。
Alta主要有下面的一些Package:
A、SPW (Cierto Signal Processing Work System)信號處理系統(tǒng)。
可以說，spw包括了matlab的很多功能，連demo都有點象，呵呵。它是面向電子系統(tǒng)的模塊化設計、仿真和實現(xiàn)的環(huán)境。它的通常的應用領域包括無線和有線載波通信、多媒體和網絡設備。在進行算法設計、濾波器設計、c Code生成、軟/硬件結構聯(lián)合設計和硬件綜合的理想環(huán)境。
它里面非常有意思的就是信號計算器。
B、HDS (Hardware Design System)硬件系統(tǒng)設計系統(tǒng)
它現(xiàn)在是SPW的集成組件之一。包括仿真、庫和分析擴展部分�？梢赃M行spw的定點分析行為級和rtl級的代碼生成。
C、Mutimedia多媒體 （Multimedia Design Kit)
我沒有見識過這部分的東東。在產品發(fā)布會的演示上看起來倒是很有意思。據說可以很快的生成一個多媒體的應用環(huán)境。
它可以進行多媒體應用的設計，包括電視會議系統(tǒng)、數(shù)字電視等等以及任何種類的圖象處理系統(tǒng)的設計。
D、無線技術Wireless（IS-136 Verification Environment)
無線電技術標準系統(tǒng)級驗證工具，可以在系統(tǒng)級的抽象層上生成、開發(fā)和改進遵守IS-54/136 標準的信號處理算法。在完成硬件結構設計后，就可以使用hds直接生成可綜合的hdl描述和相應的標準檢測程序（testbench）。
E、IS-95無線標準系統(tǒng)級驗證
同上。呵呵。
F、BONeS網絡?議分析和驗證的設計工具。
這個東東看起來很有意思。它是一套軟件系統(tǒng)，專門用來做多媒體網絡結構和?議的設計這個東東看起來很有意思。它是一套軟件系統(tǒng)，專門用來做多媒體網絡結構和?議的設計的�？梢杂脕砜焖俚纳�成和分析結構單元之間的信息流的抽象模型，并建立一個完整的
無線網絡的運作模型。例如，使用者可以改進atm轉換器的算法，并建立其基于微處理器包括高速緩存和內存和總線、通信處理方法的應用模型。
G、VCC 虛擬?同設計工具包
它是用來進行基于可重用的ip核的系統(tǒng)級設計環(huán)境。
在上面的這些東西中，我覺得很重要的還是需要有庫的支持，例如在spw里面就要有對應的不同的算法的hdl庫的支持，才能夠得到最后rtl級的實現(xiàn)。在大學版中，這些部分的license和部分bin代碼也沒有提供。
3、邏輯設計與驗證（LDV）設計流程
這部分的軟件大家都應該是很熟悉的，因為pc版的d版好象現(xiàn)在已綺很普及了。^-^
這里簡單介紹一下cadence的ldv流程，雖然感覺大家用synopssy還是居多。
首先是老板產生一個創(chuàng)意，然后就是設計人員（學生）使用vhdl或者是verilog語言對設計來進行描述，生成hdl代碼。然后，可以用Verilog-XL, NC-Verilog, LeapfrogVHDL NC-VHDL等工具來進行行為級仿真，判斷設計的可行性，驗證模塊的功能和設計的debug。然后是調試和分析環(huán)境中使用代碼處理箱（verisure/for verilog) (VHDLCover/for VHDL)分析仿真結果，驗證測試級別。然后用Ambit BuildGates進行綜合，并使用綜合后的時延估計（SDF文件）來進行門級仿真，然后再使用verifault進行故障仿真。
以上是很簡單的一個流程，實際上系統(tǒng)級設計后，就應該進行設計仿真的，要是設計是一個大的模塊的話。而且在綜合的時候，寫綜合限制文件也是很麻煩的，要求很多次的反復。上面的流程還不包括測試的加入（如掃瞄啦什么的）。上面的流程對于小設計是可以的。
LDV包括的模塊有下面的這些東西：
A、verilog-xl仿真器
這個不用多說了，這是業(yè)界的標準。
B、Leapfrog VHDL仿真器
支持混合語言的仿真，其vhdl語言的仿真是通過編譯后仿真，加快了速度。
C、Affirma NC Verilog仿真器
其主要的特點是適合于大系統(tǒng)的仿真。
D、Affirma NC VHDL仿真器
適用于VHDL語言的仿真。
E、Affirema 形式驗證工具--等價檢驗器
F、Verifault-XL 故障仿真器
感覺故障仿真是最費時間的仿真步驟。用來測試芯片的可測性設計的。
G、VeriSure代碼覆蓋率檢查工具
H、Envisia Build Gates 綜合工具
Ambit 的BuildGates的特性中，我覺得最好用的應該是它的PKS的feature，當然，呵呵我沒有它的license。因為在pks feature中，ambit可以調用se的pdp等物理布局工具來進行時延估計。這樣的話，我覺得它的Timing 會比synopsys要好。
在我試過的synopsys的小的設計中，大概它的誤差在100%左右，呵呵。綜合后時間是2.9ns,布局布線和優(yōu)化后的時間是5ns。
可是ambit的綜合肯定是要比synopsys的差的，因為它沒有很大的庫的支持，在大的邏輯塊的綜合的時候我覺得就可以很明顯的感覺出來的。我沒有具體試過，那位大蝦有時間可以比較一下他們的綜合特性。
4、時序驅動的深亞微米設計
這部分是底層設計的軟件。底層設計的工作我感覺是細活，來來回回是需要走很多次重復的流程的。在以前的設計流程中( .6um及其以上 )，一般情況下對于聯(lián)機延時是可以不用考慮，或是說它們對設計的影響不算很大。在設計完成后，做一下pex，然后仿真一下，小設計的話，多半是可以通過的。
現(xiàn)在的很多軟件都直接在布局階段就將線路延時考慮進去，這也是現(xiàn)在的深亞微米設計的要求。因為在設計中，聯(lián)機延時對整體設計的影響很大，因此甚至在綜合階段就需要考慮到floorplan的影響。synopsys和ambit和jupiter(Avanti!公司的綜合軟件)等在它們的綜合過程中都加入了這樣的考慮。
candence的軟件中，有SE和design planner兩個主要的軟件來進行時序驅動的設計,cadence 的這塊的軟件推出很早，可惜就是更新比較慢，現(xiàn)在象avanti公司的軟件都把布局布線，時序分析和綜合等等幾乎全套的流程都統(tǒng)一起來的時候，cadence現(xiàn)在在底層還沒有什么創(chuàng)新的地方，還是幾年前的模樣。
Cadence 的底層軟件有下面這些：
A、邏輯設計規(guī)劃器。
這是用于設計早期的規(guī)劃工具。其主要用途是延時預測、生成供綜合工具使用的線路負載模型。這個工具是用來在物理設計的早期象邏輯設計者提供設計的物理信息。
B、物理設計規(guī)劃器。
物理設計的前期規(guī)劃。對于大型設計而言，物理設計的前期規(guī)劃非常重要。很多流程中，在前期的物理規(guī)劃(floorplan)結束后，就需要一次反標驗證設計的時序。
C、SE (Silicon Ensemble)布局布線器
se是一個布局布線的平臺，它可以提供多個布局布線及后期處理軟件的接口。
D、PBO Optimization基于布局的優(yōu)化工具
E、CT-GEN 時鐘樹生成工具
F、RC參數(shù)提取
HyperRules規(guī)生成，HyperExtract RC提取，RC簡化，和delay計算
F、Pearl靜態(tài)時序分析
Pearl 除了界面友好的特點外，還有就是可以和spice仿真器交換數(shù)據來進行關鍵路徑的仿真。
G、Vampire驗證工具
5、全定制ic設計工具
這部分偶不熟，先敲上去再說。這部分的工具包括：
A、Virtuos Schematic Composer : IC Design Entry 它是可以進行混合輸入的原理圖輸入方式。支持 vhdl/hdl語言的文本輸入。
B、Affirma Analog DEsign Environment
這是一個很好的混合信號設計環(huán)境
C、Virtuos Layout Editor版圖編輯
它支持參數(shù)化單元，應該是一個很好的特性。
D、Affirma Spectra 高級電路仿真器
和hspice一類的仿真器。
E、Virtuoso Layout Synthesizer
直接的layout生成工具，小規(guī)模設計環(huán)境
F、Assura 驗證 環(huán)境，包括diva
G、dracula驗證和參數(shù)提取包
H、ICCragtsman 布局設計的環(huán)境。在面向ip的設計中比較合適。