CST MWS仿真PCB結(jié)構(gòu)不收斂

嘗試用CST microwave studio 仿真附件（已刪除）中的PCB結(jié)構(gòu)，可是在頻率設(shè)置比較高的時(shí)候會(huì)出現(xiàn)不收斂（設(shè)置-20dB）的情況。
本來想仿真 0-20 GHz，不收斂，改到 0-10 GHz 也不收斂。嘗試加密網(wǎng)格，也沒什么效果。后來把頻率改到0-2G發(fā)現(xiàn)會(huì)收斂的。
有人能幫忙看下是怎么回事嗎？哪里設(shè)置有問題？謝謝！

你都2012SP2了。我打不開。

不好意思，我這里就裝了這個(gè)版本。更悲劇的是我找不到另存為低版本的選項(xiàng)。

先看看樓主的模型：

XY面：

XZ面：

YZ面：

XY面網(wǎng)格視圖：

XZ面網(wǎng)格視圖：

YZ面網(wǎng)格視圖：

邊界條件：

樓主能不能解釋一下下面兩個(gè)問題：
1. Z正方向的面使用開放邊界的原因？
2. 其它面使用磁邊界的原因？
模型的單位：

樓主你確定長度的單位是mil嗎？如果確定的話，進(jìn)入Global mesh properties：

Minimum mesh step只有1（mil），也就是0.0254毫米，這是很小的數(shù)值。
端口1的場分布：

50歐姆匹配的很好。端口2的場分布：

并不是50歐姆。仿真得到的端口1的S參數(shù)：

不理解樓主所說的“不收斂”是指什么，按照樓主設(shè)置的accuracy仿真已經(jīng)正常結(jié)束了。Field Energy：

多層PCB結(jié)構(gòu)出現(xiàn)能量緩慢耗散的情況很正常，如果accuracy設(shè)置為-20 dB以下時(shí)間就長得多了（20個(gè)pulses，大約3.5納秒）。Solver Log：

首先多謝版主這么詳細(xì)的回復(fù)，讓我明確多層PCB會(huì)出現(xiàn)能量耗散緩慢的情況。
回復(fù)你的問題：
1。本來我是所有邊界都設(shè)置成磁壁的，因?yàn)槲抑魂P(guān)心傳輸線的傳輸情況，
認(rèn)為設(shè)置成磁壁對我的求解是適用的。
后來因?yàn)榍蠼鈺r(shí)不收斂而且我無法確定原因才做出了更改，想到z方向可能會(huì)有能量的輻射而做的嘗試，
沒想過更多原因。
2。單位確定是mil，網(wǎng)格設(shè)置是我在前面計(jì)算不收斂的情況下進(jìn)行加密后的結(jié)果。
3。前面我一直是求解0-20GHz頻率范圍的，方便的話你是否可以改頻率范圍到0-20GHz，-30dB再仿真一下，
我前面一直是在這個(gè)頻率范圍內(nèi)做的仿真，并且開始是設(shè)置的-30dB, 在這種情況下
沒收斂，等到20個(gè)pulse結(jié)束s參數(shù)受產(chǎn)生很多波紋。
在這種前提下我才改到了-20dB, 再后來沒收斂才降低的頻率范圍，我在0-20GHz情況下試了很多次。
在較低頻率范圍內(nèi)我沒有做太多嘗試，前面帖子中可能表述的不太恰當(dāng)，我現(xiàn)在在重新嘗試。
還有兩個(gè)問題想向你請教:
1。針對類似的PCB仿真，設(shè)置成-20dB一般情況下是不是已經(jīng)足夠精確了？而針對我這種情況，設(shè)置成-30dB更不合理？
2。關(guān)于端口2阻抗的問題，這是我以前沒有注意到的，再次說聲謝謝，讓我注意到這個(gè)問題。
按照我目前設(shè)置的疊層結(jié)構(gòu)，傳輸線阻抗計(jì)算工具算出來的值大概是46Ohm，和這里顯示值很大，
我現(xiàn)在能想到的是端口2太小而沒能把所有場包含進(jìn)去造成的。
請問這種情況如何解決？可以通過增加端口2的寬度來解決嗎？
或者還是其他原因？
多謝！

這么說我就知道你真正的問題是什么了。很簡單，field energy耗散得很慢，所以在-20 dB以下的accuracy條件下仿真必須要等到20個(gè)pulses才能結(jié)束。
對于這種情況，建議樓主先看看這個(gè)帖子：/read.php?tid=64002#655040
籠統(tǒng)地說，兩種解決方案：
1. 延長仿真時(shí)間；
2. 使用AR-Filter。
這個(gè)模型不管是0-10 GHz還是0-20 GHz肯定是類似的，頻率越高能量耗散的就有可能更慢。
很明顯，accuracy的值越低，就能更好地降低numerical noise。
其它的問題暫時(shí)先不考慮。

多謝，我再仔細(xì)看下你推薦的那篇帖子。